这意味着它的电路能够将每秒400G位的数据串行化/反序列化（SERDES）到电线上，而保持相对干净的信号（低SNR）？
带宽真的是比特串行化而不是跨链路传输的速度吗？它还指示1到0脉冲之间的时间吗？ （但是整个序列化数据包以光速移动）
还是其他？
谢谢！
#1 楼
这是否意味着它的电路能够将每秒400G位的数据串行化/反序列化（SERDES）到电线上，同时保持相对干净的信号（低SNR）？
是的，这就是400GE设计的目的。物理编码子层（PCS）使用前向纠错（FEC）来实现10-13或更高的块错误率。可接受的SNR随不同的PHY而有所不同。
400G以太网使用多个25、50或100 Gbit / s通道（使用PAM-4时高达53 GBd），因此需要多个光纤束或波长（或底板中的差分对）。 400GBASE-LR4目前可提供10 km的距离（名义上），而即将推出的400GBASE-ER8则可支持40 km的距离。 .67（折射率的倒数），因此.67 x c0≈200,000 km / s。因此，在光纤上，位于53 GBd处的PAM-4符号为3.8毫米“长”。
对于以太网，标称带宽位于物理层的顶部。它包括“高级”信令，例如前同步码和数据包间间隙（IPG），当然还有L2帧标头和页脚。但是，它从PCS中排除了行代码开销。
这样，可以非常容易地计算出确切的可用带宽：对于最大大小的帧，L3有效负载为1500字节，L1和L2为38字节。总共。因此，400GE为L3提供了400 Gbit / s / 8位/字节/ 1538字节* 1500字节= 48.76 GB / s的可用带宽。
顺便说一下，Broadcom刚刚宣布了他们的新Tomahawk 4交换芯片，支持64个400 Gbit / s端口（或256个100 Gbit / s），背板总容量为25.6 Tbit / s。即使拥有7纳米，具有310亿个晶体管的芯片也必须很大。真让人mind目结舌...
评论
是的，它确实会每秒对400,000,000,000位进行序列化/反序列化，但不是1和0脉冲。这些位被编码。带宽的确是位被串行化为链接的速度，它直接与1s和0s之间的时间乘以链接到1s和0s的链接中有多少个“通道”有关。比特从另一端出来所花费的时间是延迟，并且与带宽没有直接关系（在此级别的讨论中）。